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Intel Arbiterバステクノロジ
Intelはデュアルコアチップ構成となる次期Itanium 2、Montecitoについて、各コアはそれぞれL1、L2、L3キャッシュを実装し、コアは"Arbiter"バステクノロジにより接続することを明らかにしたようだ。Montecitoでは2個のプロセッサコアをArbiterバスで接続し、これを介してシステムバスへとアクセスする。Arbiterのスループット性能は最大6.4GB/sec、400MT/secになるとされている。
ArbiterはまずMontecitoで採用されるが、Intelはこれをマルチプロセッサバスインターフェースとしていることから、将来は4プロセッサバス構成などにも採用される可能性がある。前回のMicroprocessor Forumでは、Intelは4マルチコアチップ構成のItanium 2を計画していると伝えられていた。
このほかItanium 2については、Madisonが予定通り2003年中盤の投入され、2004年にはL3キャッシュを増加させたMadison 9Mが投入されると言われている。Madisonは0.13μプロセスにより製造され、3MB/4MB/6MB L3キャッシュの製品が用意される。6MB版のチップは4億1,000万トランジスタにより構成され、ダイサイズは374sqmmになるという。また、Madisonではキャッシュの追加とともに動作クロックが1.5GHzに引き上げられるが、コア電圧がMcKinleyの1.5Vから1.3Vへと引き下げられるために、消費電力は130Wで変わらないとされる。
Madisonの投入後は、9MB L3キャッシュを搭載し動作クロックを1.5GHz以上とするMadison 9M、ラックマウント向けの低消費電力チップとなるDeerfieldが予定されている。これらは2004年の登場とされ、Madison 9Mは5億個以上のトランジスタから構成される。Montecitoはその後の2005年に予定されていて、チップ内に最低18MBのキャッシュを実装、90nmプロセスにより製造され、10億以上のトランジスタで構成される見込み。なお、これら全製品はソケット、外部バスともに、現行Itanium 2/McKinley互換になるとされている。
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