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Intel 65nmプロセスでSRAMチップを製造 Intelは、65nmプロセスを用いて完全に機能する4Mbit SRAMチップを製造したと発表した。Intelは65nm技術を次世代の半導体製造プロセスとする計画で、2005年中に300mmウェハーを用いて量産を始める予定。65nmプロセスで製造されたSRAMは、6個のトランジスタで構成するセルサイズが0.57squmと非常に小さくなっている。この大きさだと1sqmm中に1,000万トランジスタを集積でき、大容量キャッシュの実装が可能になるという。 65nmプロセスでは、トランジスタのゲート長が35nmとなり、第2世代のStrainedSilicon、新たなLow-k材料を用いた8層銅配線技術を採用する。マスキングには90nmで用いている波長193nmと248nmのリソグラフィを拡張したものが再利用できる見込みで、コストを低減できるとされている。なお、SRAMチップはオレゴンの300mm開発用ファブ、D1Dで製造されている。 Intel website
November 25, 2003 | ||