Intel 65nmプロセスでリーク電流を1/4に削減

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  Intelは、65nmプロセスを用いて完全に動作する容量70M-bitのSRAMチップを試作したと発表した。チップは5億個以上のトランジスタから構成され、ダイサイズは110sqmm。この65nm技術ではゲート長が90nmプロセスから約30%縮小した35nmとなり、90nmと比べ同じダイサイズに倍のトランジスタを実装可能となっている。

  Intelによれば、65nmプロセスには消費電力を抑える複数の技術が導入されており、改良されたトランジスタは90nmプロセスで製造されたトランジスタと一定の性能で比べ、リーク電流を75%も減らしているという。65nmプロセスでは第2世代となるStrained Silicon技術が採用され、リークを増加させずにトランジスタ性能を10-15%上昇させている。

  また、ゲート長を35nmに縮小しゲート酸化膜は1.2nmの厚さに据え置いたことで、ゲートの静電容量を抑えパフォーマンスを向上できると言われている。65nmプロセスではこのほか、銅配線層を追加して8層とし、引き続きCDOを用いた改良版のLow-k絶縁膜を採用。さらに65nm SRAMチップにはスリープトランジスタも実装している。Intelは65nm製品を2005年終盤に投入する予定。

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